Thiết kế hệ thống hẹn giờ cho thiết bị điện

Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.1: Bảng chân lí hàm AND
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND
như sau:
f (x
1
,x
2
, , x
n
) = x
1
.x
2
x
n
; n = 1, 2, 3,
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 2.2. Hàm OR
a. Ký hiệu:
Ký hiệu của cổng OR như hình 1.4
Hình 1.4: Ký hiệu cổng OR.
b. Bảng chân lí:
Ta có bảng chân lí của hàm AND như sau (bảng 1.2):
A B Z
0 0 0
0 1 1
1 0 1
1 1 1
Bảng 1.2: Bảng chân lí hàm OR.
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR
như sau:
f (x
1
, x
2
, , x
n
) = x
1
+ x
2
+ + x
n
; n = 1, 2, 3,
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 2.3. Hàm NOT
a. Ký hiệu:
Ký hiệu của cổng NOT như hình 1.5
Hình 1.5: Ký hiệu cổng NOT.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
5
Đồ án mạch logic GVHD:Nguyễn Thị Minh
b. Bảng chân lí:
Ta có bảng chân lí của hàm NOT như sau (bảng 1.3):
A Z
0 1
1 0
Bảng 1.3: Bảng chân lí hàm NOT
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT
như sau:
f (x) = x
Trong đó: f là đầu ra, x đầu vào.
Hàm NOT là hàm có đầu vào và đầu ra duy nhất.
1- 2.4. Hàm NOR
a. Ký hiệu:
Ký hiệu của cổng NOR như hình 1.6.
Hình 1.6: Ký hiệu cổng NOR.
b. Bảng chân lí:
Ta có bảng chân lí của hàm NOR như sau (bảng 1.4):
A B Z
1 1 0
0 1 0
1 0 0
0 0 1
Bảng 1.4: Bảng chân lí hàm NOR
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR
như sau:
f (x
1
, x
2
, , x
n
) = x
1
+ x
2
+ + x
n
; với n = 1, 2, 3,
Trong đó: f là đầu ra. x
i
là các đầu vào.
Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy
nhất.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
6
Đồ án mạch logic GVHD:Nguyễn Thị Minh
1- 2.5. Hàm NAND
a. Ký hiệu:
Ký hiệu của cổng NAND như hình 1.7.
Hình 1.7: Ký hiệu cổng NAND.
b. Bảng chân lí:
Ta có bảng chân lí của hàm NAND như sau (bảng 1.5):
A B Z
1 1 0
0 1 1
1 0 1
0 0 1
Bảng 1.5: Bảng chân lí hàm NAND
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm
NAND như sau:
f (x
1
, x
2
, , x
n
) = x
1
.x
2
x
n
; với n = 1, 2, 3,
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm NAND là hàm một hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC)
1- 3.1. IC 74LS04: Mạch đảo
a. Sơ đồ chân:
Sơ đồ chân của 74LS04 như hình 1.8.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
7
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.8: Sơ đồ chân IC 74LS04
b. Cấu tạo:
IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu
vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2,
4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối
vào A: Y
i
= A
i
, i = 1, 2, …, 6.
1- 3.2. IC 74LS08: Mạch và
a. Sơ đồ chân:
Sơ đồ chân của 74LS08 như hình 1.9.
Hình 1.9: Sơ đồ chân IC 74LS08
b. Cấu tạo:
IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13,
đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
8
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào
A và B: Y
i
= A
i
.B
i
, i = 1, 2, …, 4.
1- 3.3. IC 74LS32: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74LS32 như hình 1.10.
Hình 1.10: Sơ đồ chân IC 74LS32
b. Cấu tạo:
IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu
ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74LS32 hoạt động như cổng OR các lối ra Y là tổng của 2 lối vào A
và B: Y
i
= A
i
+ B
i
, i = 1, 2, …, 4.
1- 3.4. IC 74LS02: Mạch hoặc phủ định
a. Sơ đồ chân:
Sơ đồ chân của 74LS02 như hình 1.11.
Hình 1.11: Sơ đồ chân IC 74LS02
b. Cấu tạo:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
9
Đồ án mạch logic GVHD:Nguyễn Thị Minh
IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu
ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng
2 lối vào A và B: Y
i
= A
i
+ B
i
, i = 1, 2, …, 4.
1- 3.5. IC 74HC4075: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4075 như hình 1.12.
Hình 1.12: Sơ đồ chân IC 74HC4075
b. Cấu tạo:
IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13,
đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối
vào A , B và C: Y
i
= A
i
+ B
i
+ C
i
, i = 1, 2, 3.
1- 3.6. IC 74HC4002: Mạch hoặc phủ định
a. Sơ đồ chân:
Sơ đồ chân của 74HC4002 như hình 1.13.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
10
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.13: Sơ đồ chân IC 74HC4002
b. Cấu tạo:
IC 74HC4002 gồm 2 cổng NOR 4 đầu vào tích hợp trên một đế
bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11,
-12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nối đất,
chân 6 và 8 không nối với bên trong.
c. Nguyên tắc hoạt động:
74HC4002 hoạt động như cổng NOR các lối ra Y là phủ định của
tổng 4 lối vào A , B, C và D: Y
i
= A
i
+ B
i
+ C
i
+ D
i
, i = 1, 2.
1- 3.7. IC 74LS11: Mạch và
a. Sơ đồ chân:
Sơ đồ chân của 74LS11 như hình 1.14.
Hình 1.14: Sơ đồ chân IC 74LS11
b. Cấu tạo:
IC 74LS11 gồm 3 cổng AND 3 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng AND tại các chân: 1 - 2 - 13, 3 - 4 - 5, 9 - 10 - 11,
đầu ra tại các chân: 12,6, 8. Chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
11
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B,
C: Y
i
= A
i
.B
i
.C
i
, i = 1, 2, 3.
1- 3.8. IC 74HC4072: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4072 như hình 1.15.
Hình 1.15: Sơ đồ chân IC 74HC4072
b. Cấu tạo:
IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 -
12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất,
chân 8 và chân 6 không nối với bên trong.
c. Nguyên tắc hoạt động:
74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A,
B, C, D: Y
i
= A
i
+ B
i
+ C
i
+ D
i
, i = 1, 2.
1- 4. Mạch logic tổ hợp
1- 4.1. Giải mã BCD sang LED 7 đoạn
a. Cấu trúc và phân loại LED 7 đoạn:
- LED 7 đoạn được cấu tạo bởi 7 đoạn LED có chung anode (AC)
hay cathode (KC). Được sắp xếp thành hình số 8 vuông như hình
1.16,a:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
12
Đồ án mạch logic GVHD:Nguyễn Thị Minh

1.16,b 1.16,a 1.16,c
Hình 1.16: cấu tạo và chân ra của 1 LED 7 đoạn
- Ngoài ra còn có một LED còn được đặt làm dấu phẩy thập phân
cho số hiển thị, nó được điều khiển riêng biệt không qua mạch giải mã.
Các chân ra của LED được sắp xếp thành hai hàng chân ở giữa mỗi
hàng chân là A chung hay K chung, xem hình 1.16,b và 1.16,c.

Hình 1.17: LED 7 đoạn loại anode chung và cathode chung cùng với
mạch giải mã.
- Để hiển thị 1 số nào đó thì các đèn LED tương ứng phải sang
lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở
khoảng 180Ω đến 390Ω với nguồn cấp chuẩn thường là 5V. IC giải mã
BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b,…, g của LED
xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17.
- Điều khiển hiển thị LED 7 đoạn:
+ Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó
sáng thì: phải cấp nguồn +5V (mức 1) ở Vcc, lối ra tương ứng của bộ
giải mã BCD phải ở mức thấp:
Tín hiệu điều khiển Hiển thị
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
13
Đồ án mạch logic GVHD:Nguyễn Thị Minh
a b c d e f g
0 0 0 0 0 0 1
1 0 0 1 1 1 1
0 0 1 0 0 1 0
0 0 0 0 1 1 0
1 0 0 1 1 0 0
0 1 0 0 1 0 0
1 1 0 0 0 0 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
0 0 0 1 1 0 0
0
1
2
3
4
5
6
7
8
9
Bảng 1.6: Bảng trạng thái của LED 7 đoạn anode chung.
+ Đối với LED 7 đoạn kathode chung để điều khiển 1 thanh nào đó
sáng thì: phải nối mass (mức 0), ở cathode chung và cấp nguồn +5V
(mức 1) ở lối ra tương ứng của bộ giải mã BCD:
Tín hiệu điều khiển
Hiển thị
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 0
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0
1
2
3
4
5
6
7
8
9
Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung.
b. Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn:
- Phân tích yêu cầu:
Xem sơ đồ khối hình 1.18.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
14
Bộ giải mã BCD
sang LED 7 đoạn
A
B
C
D
d
e
f
g
a
b
c
Đầu
vào
Đầu
ra

Xem chi tiết: Thiết kế hệ thống hẹn giờ cho thiết bị điện